Quantum tunneling begynder at blive et problem. Noget elektricitet krydser barrierer, hvis barrieren er tynd nok, som den sort/hvide GIF på det wiki-link. Ikke nok ville krydse over for at få noget til at skifte, men nok ville gå tabt til at strømmen skulle øges for at kompensere for dette tab, og hvis alt er tyndt nok, vil der være et meget lavt loft i form af maksimal spænding. Man begynder at miste elektroner, så man øger antallet af elektroner, så man har nok til at få transistorerne til at gøre noget, men alle de tabte elektroner og den ekstra strøm giver bare en strømslugende og varm chip. Ved tilstrækkelig lille litografi er der ingen mulighed for at øge spændingen så meget, at den kompenserer for tabene, uden at spændingen bliver så høj, at chippen ødelægges. For at få processoren til ikke at ødelægge sig selv, ville det være nødvendigt at reducere clockhastigheden og antallet af transistorer, og på det punkt ville det være en nedgradering i forhold til de nyeste chips. Muligt, men meningsløst.
Vi vil sandsynligvis se masser af problemer ved 5nm eller derunder – hvis et firma vil lave en die-krympning, men die-krympningen bruger mere strøm og kører varmere på grund af dette fænomen, så vil de vel bare holde sig til deres gamle litografi, ikke? Jeg mener, hvis AMD’s 7nm er fantastisk, og de prøver 5nm, men det er mere strømkrævende og varmere, ville de så bare holde sig til 7nm, indtil de finder ud af, hvordan de skal håndtere de problemer, de står over for ved 5nm? Lidt ligesom hvordan Intel sidder fast i forsøget på at lave en god 10nm chip – de står ikke overfor lige præcis denne hurdle, men de står overfor en hurdle og kan ikke lave en chip bedre end deres 14nm++++++++, så de holder sig til 14nm+++++++++++++.