Auf dem jährlichen Technologie-Symposium von TSMC hat der taiwanesische Halbleiterhersteller die Charakteristika seines zukünftigen 3nm-Prozessknotens näher erläutert und eine Roadmap für die 5nm-Nachfolger in Form der Prozessknoten N5P und N4 vorgestellt.
Zunächst wird TSMCs kommender N5-Prozessknoten die zweite Generation des DUV- und EUV-Prozessknotens (Deep Ultraviolet und Extreme Ultraviolet) nach dem selten genutzten N7+-Knoten (der z.B. vom Kirin 990 SoC verwendet wird) darstellen. TSMC befindet sich bereits seit einigen Monaten in der Massenproduktion, da wir erwarten, dass das Silizium in diesem Moment an Kunden ausgeliefert wird und Verbraucherprodukte in diesem Jahr ausgeliefert werden – Apples SoCs der nächsten Generation sind die wahrscheinlichen ersten Kandidaten für den Knoten.
TSMC gibt an, dass N5 derzeit mit einer Defektdichte voranschreitet, die ein Viertel über der von N7 liegt, wobei der neue Knoten zum Zeitpunkt der Massenproduktion eine bessere Ausbeute hat als die beiden Vorgänger-Hauptknoten N7 und N10, mit einer prognostizierten Defektdichte, die sich über die historischen Trends der letzten beiden Generationen hinaus weiter verbessern soll.
Die Foundry bereitet einen neuen N5P-Knoten vor, der auf dem aktuellen N5-Prozess basiert und dessen Leistung und Energieeffizienz mit einem Geschwindigkeitszuwachs von 5 % und einer Leistungsreduzierung von 10 % erweitert.
Neben dem N5P-Knoten führt TSMC auch den N4-Knoten ein, der eine Weiterentwicklung des N5-Prozesses darstellt und weitere EUV-Schichten einsetzt, um die Anzahl der Masken zu reduzieren, wobei für die Chipdesigner nur minimale Migrationsarbeiten erforderlich sind. Die N4-Risikoproduktion wird im 4. Quartal 21 beginnen und später im Jahr 2022 in Serie gehen.
Die größte Neuigkeit des heutigen Tages war TSMCs Offenlegung des nächsten großen Sprungs nach der N5-Prozessknoten-Generation, dem 3nm N3-Knoten. Wir haben gehört, dass TSMC bereits im letzten Jahr an der Definition dieses Knotens gearbeitet hat und dabei gut vorangekommen ist.
Im Gegensatz zu Samsungs 3nm-Prozessknoten, der GAA (Gate-all-around)-Transistorstrukturen verwendet, wird TSMC stattdessen an FinFET-Transistoren festhalten und sich auf „innovative Funktionen“ verlassen, um die Skalierung auf den vollen Knoten zu erreichen, die N3 zu bringen verspricht.
| Angekündigte PPA-Verbesserungen der neuen Prozesstechnologien Daten, die während Telefonkonferenzen, Veranstaltungen, Pressegesprächen und Pressemitteilungen |
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| TSMC | ||||||||
| N7 vs 16FF+ |
N7 vs N10 |
N7P vs N7 |
N7+ vs N7 |
N5 vs N7 |
N5P vs N5 |
N3 vs N5 |
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| Power | -60% | <-40% | -10% | -15% | -30% | -10% | -25-30% | |
| Leistung | +30% | ? | +7% | +10% | +15% | +5% | +10-15% | |
| Logischer Bereich Reduktion % (Dichte) |
70% | >37% | – | ~17% | 0.55x -45% (1.8x) |
– | 0.58x -42% (1.7x) |
|
| Volumen Verarbeitendes Gewerbe |
Q2 2019 | Q2 2020 | 2021 | H2 2022 | ||||
Im Vergleich zu seinem N5-Knoten, N3 verspricht eine Leistungssteigerung von 10-15 % bei gleichem Stromverbrauch bzw. eine Reduzierung des Stromverbrauchs um 25-30 % bei gleichen Transistorgeschwindigkeiten. Darüber hinaus verspricht TSMC eine Verbesserung der logischen Flächendichte um das 1,7-fache, was bedeutet, dass wir einen 0,58-fachen Skalierungsfaktor zwischen N5- und N3-Logik sehen werden. Diese aggressive Schrumpfung überträgt sich nicht direkt auf alle Strukturen, da die SRAM-Dichte nur um 20 % verbessert werden soll, was einen 0,8-fachen Skalierungsfaktor bedeuten würde, und analoge Strukturen skalieren sogar noch schlechter bei 1,1-facher Dichte.
Moderne Chipdesigns sind sehr SRAM-lastig mit einem Verhältnis von 70/30 SRAM zu Logik, so dass auf Chipebene die erwartete Schrumpfung nur ~26% oder weniger betragen würde.
N3 soll 2021 in die Risikoproduktion und 2H22 in die Volumenproduktion gehen. Die von TSMC bekannt gegebenen Prozesseigenschaften von N3 würden in Bezug auf Stromverbrauch und Leistung eng mit den Angaben von Samsung zu 3GAE übereinstimmen, aber in Bezug auf die Dichte einen größeren Vorsprung haben.
Wir werden zu gegebener Zeit detailliertere Inhalte von TSMCs Technologiesymposium veröffentlichen, also bleiben Sie bitte dran für weitere Informationen und Updates.
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