El túnel cuántico empieza a ser un problema. Algo de electricidad cruza las barreras si la barrera es lo suficientemente fina, como ese GIF en blanco y negro en ese enlace de la wiki. No se cruzaría lo suficiente como para hacer que algo cambie, pero se perdería lo suficiente como para tener que aumentar la potencia para compensar esa pérdida, y si todo es lo suficientemente fino, habrá un techo muy bajo en términos de voltaje máximo. Empiezas a perder electrones, así que aumentas los electrones para tener los suficientes para que los transistores hagan cosas, pero todos los electrones perdidos y la potencia añadida hacen que el chip esté hambriento de energía y caliente. Con una litografía lo suficientemente pequeña, no habría forma de aumentar el voltaje hasta el punto de compensar las pérdidas, sin que el voltaje fuera lo suficientemente alto como para destruir el chip. Para que el procesador no se autodestruya, habría que recortar la velocidad de reloj y el número de transistores, y en ese punto, sería un downgrade respecto a los chips más recientes. Posible, pero inútil.
Probablemente veamos muchos problemas a 5nm o menos – si alguna empresa quiere hacer un encogimiento de la matriz, pero el encogimiento de la matriz utiliza más energía y se calienta más debido a este fenómeno, entonces simplemente seguirían con su vieja litografía, ¿no? Es decir, si los 7nm de AMD son increíbles y prueban los 5nm, pero consumen más energía y se calientan más, ¿se quedarán con los 7nm hasta que descubran cómo solucionar los problemas que tienen con los 5nm? Es como si Intel estuviera atascado tratando de hacer un buen chip de 10nm – no están enfrentando este obstáculo exacto, pero están enfrentando un obstáculo y no pueden hacer un chip mejor que su 14nm++++++++, por lo que se quedan con 14nm+++++++++++++.