Le tunnel quantique commence à devenir un problème. Une partie de l’électricité traverse les barrières si la barrière est assez fine, comme ce GIF noir et blanc sur ce lien wiki. Il n’y en aurait pas assez pour que quelque chose bascule, mais il y aurait suffisamment de perte pour que la puissance doive être augmentée pour compenser cette perte, et si tout est assez fin, il y aura un plafond très bas en termes de tension maximale. Vous commencez à perdre des électrons, alors vous en augmentez le nombre afin d’en avoir suffisamment pour permettre aux transistors de faire des choses, mais toutes les pertes d’électrons et l’augmentation de la puissance ne font que rendre la puce gourmande en énergie et chaude. Avec une lithographie suffisamment petite, il n’y aurait aucun moyen d’augmenter la tension au point de compenser les pertes, sans que la tension soit suffisamment élevée pour détruire la puce. Pour que le processeur ne s’autodétruise pas, il faudrait réduire la vitesse d’horloge et le nombre de transistors, et à ce stade, il s’agirait d’un déclassement par rapport aux puces les plus récentes. Possible, mais inutile.
Nous verrons probablement beaucoup de problèmes à 5 nm ou moins – si une entreprise veut faire un die shrink, mais que ce dernier consomme plus d’énergie et fonctionne plus chaud à cause de ce phénomène, alors ils s’en tiendraient à leur ancienne lithographie, non ? Je veux dire, si le 7nm d’AMD est incroyable, et qu’ils essaient le 5nm, mais qu’il est plus gourmand en énergie et plus chaud, est-ce qu’ils s’en tiendraient au 7nm jusqu’à ce qu’ils trouvent un moyen de résoudre les problèmes qu’ils rencontrent avec le 5nm ? Un peu comme la façon dont Intel est coincé en essayant de faire une bonne puce 10nm – ils ne sont pas confrontés à cet obstacle exact, mais ils sont confrontés à un obstacle et ne peuvent pas faire une puce meilleure que leur 14nm++++++++, alors ils s’en tiennent à 14nm+++++++++++++.