A TSMC éves technológiai szimpóziumán a tajvani félvezetőgyártó részletezte jövőbeli 3 nm-es technológiai csomópontjának jellemzőit, valamint felvázolta az N5P és N4 technológiai csomópontok formájában megjelenő 5 nm-es utódok útitervét.
Kezdjük a TSMC közelgő N5-ös folyamatcsomópontjával, amely a ritkán használt N7+ csomópont után (amelyet például a Kirin 990 SoC használt) a 2. generációs mély-ultraibolya (DUV) és extrém-ultraibolya (EUV) folyamatcsomópontot képviseli. A TSMC már több hónapja tömeggyártásban van, mivel ebben a pillanatban várható a szilícium szállítása az ügyfeleknek, a fogyasztói termékek szállítása még ebben az évben – az Apple következő generációs SoC-jei valószínűleg az első jelöltek a csomópontra.
A TSMC részletezi, hogy az N5 jelenleg az N7-et negyedével megelőző hibasűrűséggel halad, az új csomópont a tömeggyártás idején jobb hozamokkal rendelkezik, mint mindkét elődjük, az N7 és az N10 fő csomópont, az előrejelzett hibasűrűséggel, amely az elmúlt két generáció történelmi trendjeinél tovább fog javulni.
Az öntöde egy új N5P csomópontot készít elő, amely a jelenlegi N5 eljáráson alapul, amely 5%-os sebességnövekedéssel és 10%-os teljesítménycsökkenéssel bővíti a teljesítményt és az energiahatékonyságot.
A TSMC az N5P-n kívül bevezeti az N4 csomópontot is, amely az N5 eljárás további fejlődését jelenti, további EUV rétegeket alkalmaz a maszkok csökkentése érdekében, a chiptervezők számára minimális migrációs munkával. Az N4-es kockázati gyártás 21 4Q21-ben kezdődik, hogy később, 2022-ben megkezdődhessen a sorozatgyártás.
A mai nap legnagyobb híre az volt, hogy a TSMC nyilvánosságra hozta az N5-ös folyamatcsomópont generációs családon túli következő nagy ugrását, amely a 3 nm-es N3-as csomópont. Hallottuk, hogy a TSMC már tavaly elkezdett dolgozni a csomópont meghatározásán, és az előrehaladás jól halad.
A Samsung 3 nm-es folyamatcsomópontjával ellentétben, amely a GAA (Gate-all-around) tranzisztorstruktúrákat használja, a TSMC ehelyett a FinFET tranzisztorokhoz ragaszkodik, és “innovatív tulajdonságokra” támaszkodik, hogy elérjék a teljes csomóponti skálázást, amelyet az N3 ígér.
| Új folyamattechnológiák bejelentett PPA-javításai Konferenciabeszélgetéseken, rendezvényeken bejelentett adatok, sajtótájékoztatókon és sajtóközleményekben |
||||||||
| TSMC | ||||||||
| N7 vs 16FF+ |
N7 vs N10 |
N7P vs N7 |
N7+ vs N7 |
N5 vs N7 |
N5P vs N5 |
N3 vs N5 |
||
| Power | -60% | <-40% | -10% | -15% | -30% | -10% | -25-30% | |
| Teljesítmény | +30% | ? | +7% | +10% | +15% | +5% | +10-15% | |
| Logikai terület Redukció % (Sűrűség) |
70% | >37% | – | ~17% | 0.55x -45% (1.8x) |
– | 0.58x -42% (1.7x) |
|
| Volumen Feldolgozás |
Q2 2019 | Q2 2020 | 2021 | H2 2022 | ||||
Az N5 csomópontjához képest, Az N3 10-15%-os teljesítménynövekedést ígér ugyanolyan teljesítményszint mellett, illetve 25-30%-os teljesítménycsökkentést ugyanolyan tranzisztorsebesség mellett. A TSMC továbbá 1,7-szeres logikai területsűrűség-javulást ígér, ami azt jelenti, hogy az N5 és az N3 logika között 0,58-szoros skálázódási tényezőt látunk majd. Ez az agresszív zsugorodás nem érvényesül közvetlenül minden struktúrára, mivel az SRAM-sűrűségről csak 20%-os javulást közölnek, ami 0,8x-os skálázási tényezőt jelentene, az analóg struktúrák pedig még rosszabbul skálázódnak az 1,1x-es sűrűséggel.
A modern chiptervezések nagyon SRAM-súlyosak, az SRAM és a logika aránya 70/30, így a chipek szintjén a várható lapkakicsinyítés csak ~26% vagy kevesebb lenne.
A tervek szerint az N3 2021-ben lép be a kockázati gyártásba, a sorozatgyártás pedig 2H22-ben kezdődik. A TSMC által az N3-ra vonatkozóan nyilvánosságra hozott folyamatjellemzők teljesítmény és teljesítmény tekintetében szorosan követnék a Samsung által a 3GAE-re vonatkozóan nyilvánosságra hozottakat, de a sűrűség tekintetében jelentősebben vezetnének.
A TSMC technológiai szimpóziumáról idővel részletesebb tartalmakat fogunk közzétenni, ezért kérjük, maradjanak velünk további információkért és frissítésekért.
Kapcsolódó olvasmányok:
- TSMC: N7+ EUV folyamattechnológia nagy mennyiségben, 6 nm (N6) hamarosan
- TSMC bejelentette a teljesítménynövelt 7 nm-es & 5 nm-es folyamattechnológiákat
- TSMC: A legtöbb 7 nm-es ügyfél 6 nm-re fog áttérni
- TSMC leleplezi a 6 nm-es folyamattechnológiát: 7 nm nagyobb tranzisztorsűrűséggel
- TSMC 5 nm-es EUV-je halad előre: PDK, DRM, EDA eszközök, 3rd Party IP készen áll
- TSMC: 7 nm most a bevétel legnagyobb része
- TSMC: Az első 7 nm-es EUV chipek szalagra kerültek, 5 nm-es kockázati termelés 2019 második negyedévében
- TSMC részletezi az 5 nm-es folyamattechnológiát: Agresszív skálázás, de csekély teljesítmény- és teljesítménynövekedés