Il tunneling quantistico inizia a diventare un problema. Un po’ di elettricità attraversa le barriere se la barriera è abbastanza sottile, come quella GIF in bianco e nero su quel link wiki. Non abbastanza attraverserebbe per causare qualcosa da commutare, ma abbastanza sarebbe perso che la potenza dovrebbe essere aumentata per compensare tale perdita, e se tutto è abbastanza sottile, ci sarà un tetto molto basso in termini di tensione massima. Si inizia a perdere elettroni, quindi si aumentano gli elettroni in modo da averne abbastanza per far fare qualcosa ai transistor, ma tutti gli elettroni persi e la potenza aggiunta rendono un chip affamato di energia e caldo. Con una litografia abbastanza piccola, non ci sarebbe modo di aumentare la tensione fino al punto di compensare le perdite, senza far funzionare una tensione abbastanza alta da distruggere il chip. Per fare in modo che il processore non si autodistrugga, la velocità di clock e il numero di transistor dovrebbero essere ridotti, e a quel punto, sarebbe un downgrade rispetto ai chip più recenti. Possibile, ma inutile.
Probabilmente vedremo un sacco di problemi a 5nm o sotto – se qualche azienda vuole fare un die shrink, ma il die shrink usa più energia e gira più caldo a causa di questo fenomeno, allora dovrebbero semplicemente attenersi alla loro vecchia litografia, giusto? Voglio dire, se i 7nm di AMD sono stupefacenti, e provano i 5nm, ma sono più affamati di energia e più caldi, potrebbero semplicemente attenersi ai 7nm fino a quando non capiranno come affrontare i problemi che stanno affrontando con i 5nm? Un po’ come Intel è bloccata nel tentativo di fare un buon chip a 10nm – non stanno affrontando questo esatto ostacolo, ma stanno affrontando un ostacolo e non possono fare un chip migliore dei loro 14nm++++++++, quindi si attaccano ai 14nm+++++++++++++.