Al Simposio annuale sulla tecnologia di TSMC, il produttore taiwanese di semiconduttori ha dettagliato le caratteristiche del suo futuro nodo di processo a 3 nm, oltre a delineare una roadmap per i successori a 5 nm sotto forma di nodi di processo N5P e N4.
Partendo dal prossimo nodo di processo N5 di TSMC che rappresenta la sua seconda generazione di nodi di processo deep-ultraviolet (DUV) ed extreme-ultraviolet (EUV) dopo il nodo N7+ raramente utilizzato (utilizzato dal Kirin 990 SoC per esempio). TSMC è in produzione di massa da diversi mesi ormai e ci aspettiamo che il silicio venga spedito ai clienti in questo momento, con i prodotti di consumo in spedizione quest’anno – i SoC di prossima generazione di Apple sono i probabili primi candidati per il nodo.
TSMC dettaglia che N5 attualmente sta procedendo con densità di difetti un quarto prima di N7, con il nuovo nodo che ha rendimenti migliori al momento della produzione di massa di entrambi i loro predecessori principali nodi N7 e N10, con una densità di difetti prevista che dovrebbe continuare a migliorare rispetto alle tendenze storiche delle ultime due generazioni.
La fonderia sta preparando un nuovo nodo N5P che è basato sull’attuale processo N5 che ne estende le prestazioni e l’efficienza energetica con un guadagno di velocità del 5% e una riduzione di potenza del 10%.
Oltre all’N5P, TSMC sta anche introducendo il nodo N4 che rappresenta un’ulteriore evoluzione del processo N5, impiegando ulteriori strati EUV per ridurre le maschere, con un minimo lavoro di migrazione richiesto dai progettisti di chip. Vedremo la produzione di rischio N4 iniziare nel 4Q21 per la produzione in volume più tardi nel 2022.
La più grande notizia di oggi è stata la rivelazione di TSMC sul loro prossimo grande salto oltre la famiglia di generazione del nodo di processo N5, che è il nodo N3 da 3nm. Abbiamo sentito che TSMC ha lavorato alla definizione del nodo già l’anno scorso e i progressi sono stati buoni.
Contrariamente al nodo di processo a 3nm di Samsung che fa uso di strutture di transistor GAA (Gate-all-around), TSMC si atterrà invece ai transistor FinFET e si affiderà a “caratteristiche innovative” per consentire loro di raggiungere lo scaling del nodo completo che N3 promette di portare.
| Miglioramenti PPA annunciati di nuove tecnologie di processo Dati annunciati durante conference call, eventi, comunicati stampa |
||||||||
| TSMC | ||||||||
| N7 vs 16FF+ |
N7 vs N10 |
N7P vs N7 |
N7+ vs N7 |
N5 vs N7 |
N5P vs N5 |
N3 vs N5 |
||
| Power | -60% | <-40% | -10% | -15% | -30% | -10% | -25-30% | |
| Performance | +30% | ? | +7% | +10% | +15% | +5% | +10-15% | |
| Area logica Riduzione % (Densità) |
70% | >37% | – | ~17% | 0.55x -45% (1.8x) |
– | 0.58x -42% (1.7x) |
|
| Volume Fabbricazione |
Q2 2019 | Q2 2020 | 2021 | H2 2022 | ||||
Rispetto al suo nodo N5, N3 promette di migliorare le prestazioni del 10-15% agli stessi livelli di potenza, o di ridurre la potenza del 25-30% alle stesse velocità dei transistor. Inoltre, TSMC promette un miglioramento della densità dell’area logica di 1,7x, il che significa che vedremo un fattore di scala di 0,58x tra la logica N5 e N3. Questo restringimento aggressivo non si traduce direttamente in tutte le strutture, come la densità SRAM è rivelata per ottenere solo un miglioramento del 20% che significherebbe un fattore di scala di 0,8x, e le strutture analogiche scalano ancora peggio a 1,1x la densità.
I moderni progetti di chip sono molto pesanti per la SRAM con un rapporto di 70/30 tra SRAM e logica, quindi a livello di chip la riduzione prevista sarebbe solo ~26% o meno.
N3 dovrebbe entrare nella produzione a rischio nel 2021 ed entrare nella produzione in volume nel 2H22. Le caratteristiche di processo divulgate da TSMC su N3 seguirebbero da vicino le divulgazioni di Samsung su 3GAE in termini di potenza e prestazioni, ma sarebbero più importanti in termini di densità.
Pubblicheremo contenuti più dettagliati dal Technology Symposium di TSMC a tempo debito, quindi rimanete sintonizzati per ulteriori informazioni e aggiornamenti.
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