TSMC、3nmプロセス技術を詳述。

TSMCの年次テクノロジーシンポジウムでは、将来の3nmプロセスノードの特徴を詳述するとともに、N5PおよびN4プロセスノードという形で5nm後継のロードマップを提示した。

まず、TSMCの次期N5プロセス・ノードについてですが、これは第2世代の深紫外（DUV）および極紫外（EUV）プロセス・ノードであり、ほとんど使われていないN7+ノード（たとえばKirin 990 SoCが使用）に次ぐものです。

TSMCは、N5は現在、N7より1/4進んだ欠陥密度で進行しており、新しいノードでは、前任の主要ノードN7とN10の両方よりも量産時の歩留まりが良く、過去2世代の過去のトレンドを超えて改善を続けるはずの予測欠陥密度を持つと詳述しています。

ファウンドリは、現在のN5プロセスをベースにして、5%の速度向上と10%の電力削減という性能と電力効率を拡張した新しいN5Pノードを準備しています。

N5Pを超えて、TSMCはN5プロセスからさらに進化したN4ノードを導入して、チップ設計者が必要とする移行作業を最小限にしてEUV層をさらに採用してマスクを削減しようとしています。 N4は、2022年後半に量産を開始する予定です。

本日の最大のニュースは、TSMCがN5プロセスノード世代を超える次の大きな飛躍、つまり3nmのN3ノードについて開示したことです。

GAA（ゲートアラウンド）トランジスタ構造を採用したSamsungの3nmプロセスノードとは異なり、TSMCはFinFETトランジスタにこだわり、N3が約束するフルノードのスケーリングを実現するために「革新的機能」に依存する予定であるという。

＜4025＞

+30%

>37%

Advertised PPA Improvements of New Process Technologies Data announced during conference calls, events, プレスリリース
	TSMC
	N7 vs 16FF+	N7 vs N10	N7P vs N7	N7+ vs N7	N5 vs N7	N5P vs N5	N3 vs N5
パワー	– ＜785460%	<-40%	-10%	-15%	-30%	-10%	-25-30%
Performance	+7%	+10%	+15%	+5%	+10-15%
論理領域 削減% （密度）	70%	–	~17%	0.55x -45% (1.8x)	–	0.58x -42% (1.8x)	0.55x -45% (1.8x)	0.7倍）
数量 製造業		Q2 2019	Q2 2020	2021	H2 2022

そのN5ノードと比較した場合。 N3は、同じ電力レベルで10～15%の性能向上、または同じトランジスタ速度で25～30%の電力削減を約束しています。 さらに、TSMCはロジック面積密度を1.7倍向上させることを約束しており、N5とN3のロジック間のスケーリングファクターは0.58倍となることを意味しています。 この積極的な縮小は、すべての構造に直接反映されるわけではありません。SRAMの密度は20%しか向上しないことが公表されており、これは0.8倍のスケーリングファクターを意味し、アナログ構造の密度は1.1倍とさらに悪くなっています。

最近のチップ設計は、SRAM とロジックの比率が 70/30 と非常に SRAM ヘビーなので、チップ レベルでは、ダイ縮小は 26% 以下しか期待できないでしょう。 TSMCが開示したN3のプロセス特性は、電力と性能の点ではSamsungの3GAEに関する開示とほぼ同じだが、密度の点ではより大きくリードするだろう。

TSMCのテクノロジーシンポジウムからより詳しいコンテンツを順次掲載していく予定なので、さらなる情報とアップデートにご期待ください。

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