Quantumtunneling begint een probleem te worden. Sommige elektriciteit gaat over barrières heen als de barrière dun genoeg is, zoals die zwart-wit GIF op die wiki-link. Er zou niet genoeg overgaan om iets te laten schakelen, maar er zou genoeg verloren gaan dat het vermogen zou moeten worden opgevoerd om dat verlies te compenseren, en als alles dun genoeg is, zal er een zeer laag plafond zijn in termen van maximale spanning. Je begint elektronen te verliezen, dus je verhoogt de elektronen zodat je genoeg hebt om transistors dingen te laten doen, maar al die verloren elektronen en de extra stroom zorgen voor een stroomverslindende en hete chip. Bij voldoende kleine lithografie zou er geen manier zijn om het voltage op te voeren tot het punt van compensatie van verliezen, zonder het voltage hoog genoeg te laten oplopen om de chip te vernietigen. Om de processor zichzelf niet te laten vernietigen, zou de kloksnelheid en het aantal transistors moeten worden verlaagd, en op dat punt zou het een downgrade zijn ten opzichte van de meest recente chips. Mogelijk, maar zinloos.
We zullen waarschijnlijk veel problemen zien bij 5nm of lager – als een bedrijf een die shrink wil doen, maar de die shrink gebruikt meer stroom en loopt heter door dit fenomeen, dan houden ze het toch gewoon bij hun oude lithografie, toch? Ik bedoel, als AMD’s 7nm geweldig is, en ze proberen 5nm, maar het is meer energie honger en heter, zouden ze gewoon vasthouden aan 7nm totdat ze erachter te komen hoe om te gaan met de problemen waarmee ze worden geconfronteerd op 5nm? Net zoals Intel vastzit om een goede 10nm-chip te maken. Ze staan niet voor precies deze hindernis, maar ze staan voor een hindernis en kunnen geen betere chip maken dan hun 14nm++++++++, dus blijven ze bij 14nm+++++++++++++.