Op het jaarlijkse Technology Symposium van TSMC heeft de Taiwanese halfgeleiderfabrikant de kenmerken van zijn toekomstige 3 nm-procesknooppunt gedetailleerd beschreven. Ook heeft hij een routekaart uitgestippeld voor de opvolgers van 5 nm in de vorm van de N5P- en N4-procesnooppunten.
Te beginnen met TSMC’s aankomende N5-procesknooppunt, dat zijn 2e generatie deep-ultraviolet (DUV) en extreme-ultraviolet (EUV) procesknooppunt vertegenwoordigt na het zelden gebruikte N7+-knooppunt (gebruikt door de Kirin 990 SoC bijvoorbeeld). TSMC is nu al enkele maanden in massaproductie, omdat we op dit moment silicium verwachten dat naar klanten wordt verscheept met consumentenproducten die dit jaar worden verscheept – de volgende generatie SoC’s van Apple zijn de waarschijnlijke eerste kandidaten voor het knooppunt.
TSMC details dat N5 momenteel vordert met defect dichtheden een kwart voor op N7, met het nieuwe knooppunt dat op het moment van massaproductie betere opbrengsten heeft dan zowel hun voorganger grote knooppunten N7 en N10, met een verwachte defect dichtheid die wordt verondersteld te blijven verbeteren voorbij de historische trends van de laatste twee generaties.
De gieterij bereidt een nieuw N5P-knooppunt voor dat is gebaseerd op het huidige N5-proces dat de prestaties en energie-efficiëntie uitbreidt met een snelheidswinst van 5% en een vermogensreductie van 10%.
Naast N5P introduceert TSMC ook het N4-knooppunt dat een verdere evolutie van het N5-proces vertegenwoordigt, door gebruik te maken van verdere EUV-lagen om maskers te verminderen, met minimaal migratiewerk dat chipontwerpers nodig hebben. We zullen N4-risicoproductie zien starten in 4Q21 voor volumeproductie later in 2022.
Het grootste nieuws van vandaag was TSMC’s onthulling over hun volgende grote sprong voorbij de N5-procesnodegeneratiefamilie, dat is de 3nm N3-node. We hebben gehoord dat TSMC al vorig jaar bezig was met het definiëren van de node en dat de voortgang goed verliep.
In tegenstelling tot Samsung’s 3nm proces node, die gebruik maakt van GAA (Gate-all-around) transistorstructuren, zal TSMC in plaats daarvan vasthouden aan FinFET-transistors en vertrouwen op “innovatieve functies” om hen in staat te stellen de full-node schaalvergroting te bereiken die N3 belooft te brengen.
| Geadviseerde PPA-verbeteringen van nieuwe procestechnologieën Gegevens aangekondigd tijdens conferentiegesprekken, evenementen, persbriefings en persberichten |
||||||||
| TSMC | ||||||||
| N7 vs 16FF+ |
N7 vs N10 |
N7P vs N7 |
N7+ vs N7 |
N5 vs N7 |
N5P vs N5 |
N3 vs N5 |
||
| Kracht | -60% | <-40% | -10% | -15% | -30% | -10% | -25-30% | |
| Prestatie | +30% | ? | +7% | +10% | +15% | +5% | +10-15% | |
| Logic Area Reduction % (Dichtheid) |
70% | >37% | – | ~17% | 0.55x -45% (1.8x) |
– | 0.58x -42% (1.7x) |
|
| Volume Fabricage |
Q2 2019 | Q2 2020 | 2021 | H2 2022 | ||||
Vergeleken met zijn N5-knooppunt, belooft N3 een prestatieverbetering van 10-15% bij gelijkblijvend vermogen, of een vermogensreductie van 25-30% bij gelijke transistorsnelheden. Verder belooft TSMC een verbetering van de logische oppervlaktedichtheid met 1,7x, wat betekent dat we een 0,58x schaalfactor zullen zien tussen N5- en N3-logica. Deze agressieve krimp vertaalt zich niet direct naar alle structuren, zoals SRAM dichtheid wordt onthuld op het krijgen van slechts een 20% verbetering, wat zou betekenen een 0,8x schalingsfactor, en analoge structuren schalen nog slechter op 1,1x de dichtheid.
Moderne chipontwerpen zijn zeer SRAM-zwaar met een vuistregelverhouding van 70/30 SRAM-logicaverhouding, dus op een chipniveau zou de verwachte die krimp slechts ~ 26% of minder zijn.
N3 is gepland om in 2021 in risicoproductie te gaan en in 2H22 in volumeproductie te gaan. TSMC’s onthulde proceskenmerken op N3 zouden nauw aansluiten bij Samsung’s onthullingen over 3GAE in termen van vermogen en prestaties, maar zouden aanzienlijker leiden in termen van dichtheid.
We zullen te zijner tijd meer gedetailleerde inhoud van TSMC’s Technology Symposium plaatsen, dus blijf op de hoogte voor meer informatie en updates.
Related Reading:
- TSMC: N7+ EUV Procestechnologie in Hoog Volume, 6nm (N6) Binnenkort
- TSMC kondigt Performance-Enhanced 7nm & 5nm Procestechnologieën
- TSMC: Meeste 7nm-klanten gaan over op 6nm
- TSMC onthult 6 nm-procestechnologie: 7 nm met hogere transistordichtheid
- TSMC’s 5nm EUV Boekt vooruitgang: PDK, DRM, EDA Tools, 3rd Party IP Ready
- TSMC: 7nm nu grootste aandeel in omzet
- TSMC: Eerste 7nm EUV Chips Taped Out, 5nm Risk Production in Q2 2019
- TSMC Details 5 nm Procestechnologie: Agressieve schaalvergroting, maar kleine vermogens- en prestatiewinsten