Quantum tunneling zaczyna być problemem. Niektóre elektryczności przekraczają bariery, jeśli bariera jest wystarczająco cienka, jak ten czarno-biały GIF na tym linku wiki. Niewystarczająca ilość przekroczy barierę, aby spowodować przełączanie, ale wystarczająco dużo zostanie utracone, że moc będzie musiała zostać zwiększona, aby skompensować tę stratę, a jeśli wszystko jest wystarczająco cienkie, będzie bardzo niski pułap pod względem maksymalnego napięcia. Zaczynasz tracić elektrony, więc zwiększasz ich ilość, aby tranzystory mogły robić różne rzeczy, ale te wszystkie stracone elektrony i zwiększona moc sprawiają, że chip jest głodny energii i gorący. Przy wystarczająco małej litografii, nie byłoby sposobu na zwiększenie napięcia do punktu kompensacji strat, bez uruchomienia napięcia na tyle wysokiego, żeby zniszczyć chip. Aby procesor nie uległ autodestrukcji, należałoby zmniejszyć prędkość zegara i liczbę tranzystorów, a w tym momencie byłby to downgrade w stosunku do najnowszych chipów. Możliwe, ale bezcelowe.
Prawdopodobnie zobaczymy wiele problemów w 5nm lub poniżej – jeśli jakaś firma chce zrobić die shrink, ale die shrink zużywa więcej energii i działa goręcej z powodu tego zjawiska, to po prostu pozostaną przy swojej starej litografii, prawda? Chodzi mi o to, że jeśli 7nm AMD jest niesamowite, a oni próbują 5nm, ale jest to bardziej energochłonne i gorące, to czy po prostu pozostaną przy 7nm, dopóki nie wymyślą jak poradzić sobie z problemami, które napotykają przy 5nm? Trochę jak Intel utknął próbując zrobić dobry chip 10nm – nie stoją przed tą dokładną przeszkodą, ale stoją przed przeszkodą i nie mogą zrobić chipa lepszego niż ich 14nm++++++++, więc trzymają się 14nm+++++++++++++.
.