Podczas corocznego Sympozjum Technologicznego TSMC, tajwański producent półprzewodników przedstawił szczegółową charakterystykę swojego przyszłego węzła technologicznego 3nm, jak również nakreślił mapę drogową dla następców 5nm w postaci węzłów technologicznych N5P i N4.
Zaczynając od nadchodzącego węzła procesu N5 firmy TSMC, który reprezentuje drugą generację głębokiego ultrafioletu (DUV) i ekstremalnego ultrafioletu (EUV) po rzadko używanym węźle N7+ (używanym na przykład przez Kirin 990 SoC). TSMC jest w masowej produkcji od kilku miesięcy, ponieważ spodziewamy się wysyłki krzemu do klientów w tej chwili z produktów konsumenckich wysyłki w tym roku – następna generacja SoC Apple jest prawdopodobne pierwszych kandydatów do węzła.
TSMC szczegóły, że N5 obecnie postępuje z gęstości wad jedną czwartą przed N7, z nowym węzłem o lepszej wydajności w czasie masowej produkcji niż zarówno ich poprzedników głównych węzłów N7 i N10, z przewidywaną gęstość wad, które ma nadal poprawiać przeszłości historycznych trendów ostatnich dwóch pokoleń.
Odlewnia przygotowuje nowy węzeł N5P, który jest oparty na obecnym procesie N5, który rozszerza jego wydajność i efektywność energetyczną z 5% przyrostem prędkości i 10% redukcją mocy.
Poza N5P, TSMC wprowadza również węzeł N4, który reprezentuje dalszą ewolucję w stosunku do procesu N5, wykorzystując kolejne warstwy EUV w celu zmniejszenia masek, przy minimalnej migracji wymaganej przez projektantów układów scalonych. Widzimy N4 ryzyko produkcji rozpocząć w 4Q21 do produkcji seryjnej później w 2022.
Dzisiejszym największym newsem było ujawnienie TSMC na ich kolejny duży skok przeszłości N5 proces rodziny generacji węzła, który jest 3nm N3 węzła. Słyszeliśmy, że TSMC pracował nad zdefiniowaniem węzła w zeszłym roku z postępem idzie dobrze.
W przeciwieństwie do 3nm węzła procesu Samsunga, który wykorzystuje struktury tranzystorów GAA (Gate-all-around), TSMC będzie zamiast tego trzymać się tranzystorów FinFET i polegać na „innowacyjnych funkcjach”, aby umożliwić im osiągnięcie pełnego skalowania węzła, który N3 obiecuje przynieść.
| Ogłoszone ulepszenia PPA nowych technologii procesowych Dane ogłoszone podczas telekonferencji, wydarzeń, briefingów prasowych i informacji prasowych |
||||||||
| TSMC | ||||||||
| N7 vs 16FF+ |
N7 vs N10 |
N7P vs N7 |
N7+ vs N7 |
N5 vs N7 |
N5P vs N5 |
N3 vs N5 |
||
| Moc | -.60% | <-40% | -10% | -15% | -30% | -10% | -25-30% | |
| Wydajność | +30% | ? | +7% | +10% | +15% | +5% | +10-15% | |
| Obszar logiczny Redukcja % (gęstość) |
70% | >37% | – | ~17% | 0.55x -45% (1.8x) |
– | 0.58x -42% (1.7x) |
|
| Wolumen Produkcja |
II kw. 2019 | Q2 2020 | 2021 | H2 2022 | ||||
W porównaniu z węzłem N5, N3 obiecuje poprawę wydajności o 10-15% przy tych samych poziomach mocy, lub zmniejszenie mocy o 25-30% przy tych samych prędkościach tranzystorów. Co więcej, TSMC obiecuje poprawę gęstości obszaru logiki o 1.7x, co oznacza, że zobaczymy współczynnik skalowania 0.58x pomiędzy logiką N5 i N3. To agresywne kurczenie nie przekłada się bezpośrednio na wszystkie struktury, jako że gęstość pamięci SRAM została ujawniona na poziomie zaledwie 20%, co oznaczałoby 0.8x współczynnik skalowania, a struktury analogowe skalują się jeszcze gorzej przy 1.1x gęstości.
Nowoczesne projekty układów scalonych są bardzo ciężkie pod względem SRAM, a stosunek SRAM do logiki wynosi 70/30, więc na poziomie układu oczekiwany skurcz matrycy wyniósłby tylko ~26% lub mniej.
N3 ma wejść do produkcji ryzykownej w 2021 roku i wejść do produkcji seryjnej w 2H22. Charakterystyka procesu technologicznego ujawniona przez TSMC na N3 będzie zbliżona do ujawnionej przez Samsunga na 3GAE pod względem mocy i wydajności, ale będzie prowadzić bardziej znacząco pod względem gęstości.
Będziemy publikować bardziej szczegółowe treści z Sympozjum Technologicznego TSMC w odpowiednim czasie, więc proszę być na bieżąco, aby uzyskać więcej informacji i aktualizacji.
Powiązane lektury:
- TSMC: N7+ EUV Process Technology in High Volume, 6nm (N6) Coming Soon
- TSMC Announces Performance-Enhanced 7nm & 5nm Process Technologies
- TSMC: Większość klientów 7nm przejdzie na 6nm
- TSMC ujawnia technologię 6 nm: 7 nm z większą gęstością tranzystorów
- TSMC’s 5nm EUV Making Progress: PDK, DRM, narzędzia EDA, 3rd Party IP Ready
- TSMC: 7nm ma teraz największy udział w przychodach
- TSMC: Pierwsze chipy 7nm EUV wyklepane, 5nm Risk Production w Q2 2019
- TSMC ujawnia technologię 5 nm: Agresywne skalowanie, ale niewielki przyrost mocy i wydajności
.