No Simpósio Anual de Tecnologia da TSMC, o fabricante de semicondutores de Taiwan detalhou as características de seu futuro nó de processo de 3nm, bem como elaborou um roteiro para sucessores de 5nm na forma de nós de processo N5P e N4.
Arrancar com o próximo nó de processo N5 da TSMC, que representa a sua segunda geração de nós de processo N5 (DUV) e N5 (EUV) após o nó N7+ raramente utilizado (usado pelo Kirin 990 SoC, por exemplo). A TSMC está em produção em massa há vários meses, já que estamos esperando o envio de silício aos clientes neste momento, com o envio de produtos de consumo este ano – os SoC da próxima geração da Apple sendo os prováveis primeiros candidatos ao nó.
TSMC detalha que o N5 está atualmente progredindo com densidades de defeitos um quarto à frente do N7, com o novo nó tendo melhores rendimentos no momento da produção em massa do que os dois principais nós N7 e N10, com uma densidade de defeitos projetada que supostamente continuará a melhorar além das tendências históricas das duas últimas gerações.
A fundição está preparando um novo nó N5P que é baseado no processo N5 atual que estende seu desempenho e eficiência energética com um ganho de velocidade de 5% e uma redução de potência de 10%.
Além do N5P, a TSMC também está introduzindo o nó N4 que representa uma evolução adicional do processo N5, empregando mais camadas EUV para reduzir as máscaras, com o mínimo trabalho de migração exigido pelos projetistas de chips. Vamos ver a produção de risco N4 começar no 4T21 para produção em volume mais tarde em 2022.
A maior notícia de hoje foi a divulgação da TSMC no seu próximo grande salto além da família de geração de nós de processo N5, que é o nó N3 de 3nm. Ouvimos dizer que a TSMC tinha estado a trabalhar na definição do nó no ano passado com o progresso a correr bem.
Contrariamente ao nó de processo de 3nm da Samsung que faz uso de estruturas de transístores GAA (Gate-all-around), a TSMC vai, em vez disso, ficar com os transístores FinFET e confiar em “características inovadoras” para lhes permitir alcançar a escala completa do nó que a N3 promete trazer.
| Advertised PPA Improvements of New Process Technologies Dados anunciados durante teleconferências, eventos, press briefings e comunicados de imprensa |
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| TSMC | ||||||||
| N7 vs 16FF+ |
N7 vs N10 |
N7P vs N7 |
N7+ vs N7 |
N5882>vs N7>N7 |
N5P vs N5 |
N3 vs N5 |
||
| Power | -60% | <-40% | -10% | -15% | -30% | -10% | -25-30% | |
| Performance | +30% | ? | +7% | +10% | +15% | +5% | +10-15% | |
| Área Lógica Redução % (Densidade) |
70% | >37% | – | ~17% | 0.55x -45% (1,8x) |
– | 0,58x -42% (1.7x) |
|
| Volume Fabricação |
Q2 2019 | Q2 2020 | 2021 | H2 2022 | ||||
Comparado com o nó N5, N3 promete melhorar o desempenho em 10-15% com os mesmos níveis de potência, ou reduzir a potência em 25-30% com as mesmas velocidades de transistor. Além disso, o TSMC promete uma melhoria de 1,7x na densidade da área lógica, o que significa que veremos um factor de escala de 0,58x entre a lógica N5 e N3. Este encolhimento agressivo não se traduz directamente em todas as estruturas, uma vez que a densidade SRAM é revelada com uma melhoria de apenas 20%, o que significaria um factor de escala de 0,8x, e estruturas analógicas com uma escala ainda pior a 1,1x da densidade.
Designs de chips modernos são muito pesados em SRAM com uma razão de regra geral de 70/30 SRAM para a razão lógica, então em um nível de chip o encolhimento esperado do die shrink seria apenas ~26% ou menos.
N3 está planejado para entrar na produção de risco em 2021 e entrar na produção em volume em 2H22. As características de processo divulgadas pela TSMC no N3 acompanhariam de perto as divulgações da Samsung no 3GAE em termos de potência e desempenho, mas liderariam mais consideravelmente em termos de densidade.
Passaremos a publicar conteúdos mais detalhados do Simpósio de Tecnologia da TSMC no devido tempo, por isso, fique atento para mais informações e atualizações.
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