Quantum tunneling börjar bli ett problem. En del elektricitet korsar barriärer om barriären är tillräckligt tunn, som den svartvita GIF:en på den där wikilänken. Inte tillräckligt mycket skulle passera över för att få något att växla, men tillräckligt mycket skulle gå förlorat för att strömmen skulle behöva ökas för att kompensera för förlusten, och om allt är tillräckligt tunt kommer det att finnas ett mycket lågt tak när det gäller maximal spänning. Man börjar förlora elektroner, så man ökar antalet elektroner så att man har tillräckligt många för att transistorerna faktiskt ska kunna göra saker, men alla förlorade elektroner och den ökade effekten ger bara ett strömhungrigt och hett chip. Vid tillräckligt liten litografi finns det inget sätt att öka spänningen så mycket att förlusterna kompenseras utan att spänningen blir tillräckligt hög för att förstöra chipet. För att undvika att processorn förstör sig själv skulle klockfrekvensen och antalet transistorer behöva minskas, och då skulle det vara en försämring jämfört med de senaste chipen. Möjligt, men meningslöst.
Vi kommer förmodligen att få se många problem vid 5 nm eller lägre – om något företag vill göra en krympning av en matris, men krympningen förbrukar mer energi och blir varmare på grund av detta fenomen, så skulle de bara hålla sig till sin gamla litografi, eller hur? Jag menar, om AMD:s 7nm är fantastisk och de försöker sig på 5nm, men den är mer strömkrävande och hetare, skulle de då bara hålla sig till 7nm tills de kommer på hur de ska hantera de problem som de möter med 5nm? Ungefär som hur Intel har fastnat för att försöka göra ett bra 10nm-chip – de står inte inför exakt detta hinder, men de står inför ett hinder och kan inte göra ett chip som är bättre än deras 14nm++++++++, så de håller sig till 14nm+++++++++++++.